Головна Головна -> Реферати українською -> Дисертації та автореферати -> МОДЕЛІ ТА АЛГОРИТМИ ГЕНЕРАЦІЇ ТЕСТІВ ДЛЯ ЦИФРОВИХ СИСТЕМ, ЩО ПРОЕКТУЮТЬСЯ У СЕРЕДОВИЩІ VHDLМОДЕЛІ ТА АЛГОРИТМИ ГЕНЕРАЦІЇ ТЕСТІВ ДЛЯ ЦИФРОВИХ СИСТЕМ, ЩО ПРОЕКТУЮТЬСЯ У СЕРЕДОВИЩІ VHDL

МОДЕЛІ ТА АЛГОРИТМИ ГЕНЕРАЦІЇ ТЕСТІВ ДЛЯ ЦИФРОВИХ СИСТЕМ, ЩО ПРОЕКТУЮТЬСЯ У СЕРЕДОВИЩІ VHDLМОДЕЛІ ТА АЛГОРИТМИ ГЕНЕРАЦІЇ ТЕСТІВ ДЛЯ ЦИФРОВИХ СИСТЕМ, ЩО ПРОЕКТУЮТЬСЯ У СЕРЕДОВИЩІ VHDL

Назва:
МОДЕЛІ ТА АЛГОРИТМИ ГЕНЕРАЦІЇ ТЕСТІВ ДЛЯ ЦИФРОВИХ СИСТЕМ, ЩО ПРОЕКТУЮТЬСЯ У СЕРЕДОВИЩІ VHDLМОДЕЛІ ТА АЛГОРИТМИ ГЕНЕРАЦІЇ ТЕСТІВ ДЛЯ ЦИФРОВИХ СИСТЕМ, ЩО ПРОЕКТУЮТЬСЯ У СЕРЕДОВИЩІ VHDL
Тип:
Реферат
Мова:
Українська
Розмiр:
17,10 KB
Завантажень:
446
Оцінка:
 
поточна оцінка 5.0


Скачати цю роботу безкоштовно
Пролистати роботу: 1  2  3  4  5  6  7  8  9  10 
ХАРКІВСЬКИЙ ДЕРЖАВНИЙ ТЕХНІЧНИЙ УНІВЕРСИТЕТ
РАДІОЕЛЕКТРОНІКИ
 
Мд. МЕХЕДІ МАСУДМд. МЕХЕДІ МАСУД
УДК 658.512.011:681.326:519.713
МОДЕЛІ ТА АЛГОРИТМИ ГЕНЕРАЦІЇ ТЕСТІВ ДЛЯ ЦИФРОВИХ СИСТЕМ, ЩО ПРОЕКТУЮТЬСЯ У СЕРЕДОВИЩІ VHDLМОДЕЛІ ТА АЛГОРИТМИ ГЕНЕРАЦІЇ ТЕСТІВ ДЛЯ ЦИФРОВИХ СИСТЕМ, ЩО ПРОЕКТУЮТЬСЯ У СЕРЕДОВИЩІ VHDL
 
05.13.12 – системи автоматизації проектувальних робіт
АВТОРЕФЕРАТ
дисертації на здобуття наукового ступеня
кандидата технічних наук
Харків 2001
Дисертацією є рукопис.
 
Робота виконана в Харківському державному технічному університеті радіоелектроніки, Міністерство освіти і науки України.
Науковий керівник доктор технічних наук, професор Хаханов Володимир Іванович,
Харківський державний технічний університет
радіоелектроніки, професор кафедри
автоматизації проектування обчислювальної техніки
Офіційні опоненти: доктор технічних наук, професор
Дербунович Леонід Вікторович,
Національний технічний університет “Харківський політехнічний інститут”, професор кафедри автоматики і управління в технічних системах.
кандидат технічних наук Литвинова Євгенія Іванівна,
Харківський державний технічний університет
радіоелектроніки, доцент кафедри технології і автоматизації
виробництва радіоелектронних засобів та
електронно-обчислювальних засобів
Провідна установа: Національний технічний університет України “КПІ”,
Міністерство освіти і науки України, м. Київ
Захист відбудеться 15 січня 2002 року о 14 годині на засіданні спеціалізованої вченої ради Д 64.052.02 у Харківському державному технічному університеті радіоелектроніки за адресою: 61166, м. Харків, пр. Леніна, 14.
З дисертацією можна ознайомитися в бібліотеці Харківського державного технічного університету радіоелектроніки за адресою: 61166, м. Харків, пр. Леніна, 14.
Автореферат розісланий 11 грудня 2001 року
Вчений секретар
спеціалізованої вченої ради Безкоровайний В.В.
ЗАГАЛЬНА ХАРАКТЕРИСТИКА РОБОТИЗАГАЛЬНА ХАРАКТЕРИСТИКА РОБОТИ
Автоматизоване проектування цифрових систем в останні роки має тенденцію до використання мов опису апаратури високого рівня. При цьому існує певний прогрес у переході від традиційних представлень (VHDl, Verilog, Abel, EDIF, TDF, XNF) до нових інтегрованих мов, типу System C, що об,єднає переваги паралелізму VHDL із семантичними можливостями мови програмування С++. Прогрес у засобах опису цифрових систем пов’язаний зі зростанням ринкового попиту на могутні компілятори і симулятори, що здатні вирішувати задачі введення і верифікації проектів, які містять сотні і тисячі рядків вихідних описів. До того ж поява нових субмікронних мікроелектронних технологій привела до створення могутньої елементної бази у вигляді програмувальних логічних інтегральних схем (ПЛІС): Field Programable Gate Array (FPGA), Complex Programable Logic Device (CPLD), на яких реалізуються System on Chip (SoС). Тому в даний час користувач має високий технічний потенціал для проектування будь-яких цифрових систем: кристали ПЛІС зі ступенем інтеграції до 12 млн. вентилів; швидкодія 500 Мгц; вартість чипа від декількох доларів; могутні компілятори для всіх мов опису апаратури високого рівня (фірм Aldec, Cadence, Altera, Xilinx, Synopsys ), достатня кількість синтезаторів (MAX+PLUS II – Altera; Foundation 2.1 – Xilinx; FPGA Express Synthesis – Synopsys; ActelDeskTop – Actel, VeriBest, Synplicity; Synplify – Synplicity) для перетворення опису цифрової системи в конструкції ПЛІС.
Структурна складність об’єктів тестування, що обумовлена мільйонами вентилів, накладає певні вимоги на швидкодію і функції створюваної системи генерації тестів. При цьому основним постулатом процесу проектування є твердження: неможливо створити універсальну систему, що обробляє об’єкти довільної розмірності і функціональної складності за прийнятний час. Тому раціональним алгоритмом проектування системи генерації тестів є: 1. Створення ядра у вигляді засобів моделювання дефектів і реалізації алгоритмів детермінованої і псевдовипадкової генерації тестів.

Завантажити цю роботу безкоштовно
Пролистати роботу: 1  2  3  4  5  6  7  8  9  10 



Реферат на тему: МОДЕЛІ ТА АЛГОРИТМИ ГЕНЕРАЦІЇ ТЕСТІВ ДЛЯ ЦИФРОВИХ СИСТЕМ, ЩО ПРОЕКТУЮТЬСЯ У СЕРЕДОВИЩІ VHDLМОДЕЛІ ТА АЛГОРИТМИ ГЕНЕРАЦІЇ ТЕСТІВ ДЛЯ ЦИФРОВИХ СИСТЕМ, ЩО ПРОЕКТУЮТЬСЯ У СЕРЕДОВИЩІ VHDL

BR.com.ua © 1999-2017 | Реклама на сайті | Умови використання | Зворотній зв'язок